Conception d'un decodeur turbo-codes pour systemes cellulaires de troisieme generation sur circuit FPGA (French text)

Le projet de recherche consiste à implanter sur un circuit FPGA un algorithme de décodage turbo-codes. Les turbo-codes sont de puissants codes correcteurs d'erreurs pour le codage de canal. Ces codes sont utilisés dans les systèmes de communications sans fil de troisième génération (3G).; Le décodeur conçu est compatible aux spécifications 3GPP. Les principales caractéristiques du décodeur sont les suivantes: un algorithme Sw-Max-Log-MAP, 8 états, un taux de codage r = 1/3, une dimension des trames reçues variant de 40 à 5114 et un nombre d'itérations variant de 1 à 15. Les données internes sont représentées sur 16 bits et les données externes sur 8 bits.; Les algorithmes les plus récents et leurs performances sont étudiés par simulations (en Matlab); un algorithme est retenu pour être réalisé sur FPGA. Le codage turbo, la modulation BPSK, le calcul du taux binaire d'erreurs (BER) ainsi que la simulation du canal AGWN se font en C sur un PC. La plateforme de développement matériel-logiciel est une carte de prototypage rapide communiquant avec le PC via le port parallèle. La vérification du bon fonctionnement du décodeur se fait en comparant les résultats obtenus à sa sortie avec ceux d'un programme en C qui simule le système.