| Ce memoire porte sur le prototypage microelectronique FPGA d'un decodeur iteratif doublement orthogonal issu de recents travaux de recherche. Le nouvel algorithme est simple et presente un certain nombre d'avantages par rapport aux codes turbo tres prises actuellement dans le codage de canal. En effet, ces derniers outre la complexite de leur algorithme de decodage, souffrent d'un probleme de latence qui les rend inadaptes pour certaines applications, comme la telephonie par exemple. Le decodeur utilise, est un decodeur iteratif a quantification souple, base sur le decodage seuil tel que presente par Massey et ameliore par l'approximation de la probabilite a posteriori (AAPP). Grace a cette approche, on arrive a concilier complexite, latence, performance en correction d'erreurs, et haut debit de fonctionnement. Le prototype vise a valider les resultats de simulation, ainsi que l'estimation de la complexite et de la frequence maximale que l'on peut atteindre sur des FPGA Virtex-II XC2V6000 et ceci pour differentes structures du decodeur. |
